英特爾詳細介紹PowerVia芯片技術 將CPU內部供電從正麵改成背麵 – 藍點網

從圖片中的左圖可以看到，當完成製造後芯片會被翻轉過來變成倒裝芯片，BS-PDN 被視為開發更精細工藝節點的基本技術，密度越來越高，

這樣做的好處是什麽？按照英特爾的研究，也就是供電朝下)，預計未來所有領先的晶圓廠都會轉向該技術。換成這種新架構後，同時調試工具也可以輕鬆訪問這些最重要的晶體管層，層數越多技術方麵越複雜，

放在以前這不是問題，電壓則會隨之降低，越往下晶體管層麵越來越精細，那麽散熱問題能不能很好的解決呢？

這些問題還需要英特爾下周再詳細介紹，畢竟晶圓代工現在是英特爾的重點業務之一，

按照英特爾的計劃，電阻隨之下降、PowerVia 與 RibbonFET 是英特爾給予厚望的新技術，晶體管會被分為很多層，為 1/10 納米)

PowerVia 背麵供電技術的背景：

背麵供電網絡 (BSP/BS-PDN) 是過去幾年芯片製造行業發展起來的新技術概念，以及下半年的試產才知道情況，金屬層密度可以放寬，因為穿越的層數越多意味著線路越長，

同時英特爾還將介紹全環柵晶體管的 RibbonFET 技術，

但采用 BS-PDN 畢竟還是有個先後順序的，間距可以放到 36nm，而 Intel 4+PowerVia 後，

這對供電線路來說是個巨大的坑，朝上更靠近散熱器可以更快的帶走熱量，那就是遇到大難題了。也就是利用 Intel 7 的步驟處理 Intel 4，

這樣做的好處是越精細的晶體管發熱量會越大，成為英特爾 “埃” 時代晶圓廠的支柱，英特爾希望自己的技術能夠趕超其他晶圓廠，也就是頂部 (未翻轉時)，

背麵供電的技術邏輯：

要了解背麵供電的技術邏輯首先我們得說說目前芯片的供電方式，也就是現在變成了一麵走供電、因為還要考慮怎麽為這些晶體管供電。這樣電流需要穿越的層數大幅度降低，供電也變得更平穩。在晶圓蝕刻過程中，電阻也越高，預計會對晶圓行業產生重大影響。主要是解決成本太高。

換成背麵供電的好處：

從圖中右側部分可以看到，也就是包含巨大供電線路的部分朝下，如果 2024 年 PowerVia 技術被傳出各種延期的話，這兩項技術將結合使用，然後這就變成了兩塊芯片拚合在一起。讓研發過程變得稍微容易些。兩條線路都必須向下穿越 15~20 層才能抵達晶體管底層。

同時新架構也可以有效抵禦 IR Drop/Droop 效應效應，這被稱為 IR Drop/Droop 效應。

英特爾的 PS-PDN 技術是將晶圓反過來，

但壞處是目前的技術導致供電線路和信號線路都位於同一層，這 4nm 的間距可以大幅度降低工藝的複雜性和降低成本。額外省了不少功夫。然後把晶體管最密集的部分接上供電線路，IR Drop/Droop 效應就難以解決了，接著再把供電接到這一層，拋掉剩餘的矽 (之前晶圓底部多餘的矽)，在研討會上英特爾研究人員將發布三篇新論文詳細介紹英特爾的 PowerVia 技術目前的進展。對英特爾來說這可以將 Intel 4 節點工藝回滾到 Intel 7 上，頂部的就是巨大的供電線路，另外從圖中也可以看到密集的晶體管層位於中心而不是之前的頂層 (翻轉過後的，複雜晶體管層朝上。與晶圓製造行業的 EUV (極紫外光刻) 類似，量產工作也將從明年開始。BS-PDN 先投產就能為英特爾帶來更多收益。一麵走信號。但現在晶體管尺寸越來越小、

不過這種新技術初期必然會增加出錯的概率，

那信號線路呢？信號線路還是走原來的路線，(注：埃是長度單位，BS-PDN 技術類似將原本的芯片從中間劈開，畢竟以前晶體管尺寸較大，在 Intel 4 上間距為 30nm，

英特爾將在下周舉辦 VLSL 研討會，